3月28日消息 在最近的 IEEE 國際可靠性物理研討會上，SK 海力士分享了其近期和未來的技術(shù)目標(biāo)愿景。SK 海力士認(rèn)為，通過將層數(shù)增加到 600 層以上，可以繼續(xù)提高 3D NAND 的容量。此外，該公司有信心借助極紫外(EUV)光刻技術(shù)將 DRAM 技術(shù)擴(kuò)展到 10nm 以下，以及將內(nèi)存和邏輯芯片整合到同一個(gè)設(shè)備中，以應(yīng)對不斷增加的工作負(fù)載。
SK 海力士首席執(zhí)行官李錫熙說：“我們正在改進(jìn) DRAM 和 NAND 各個(gè)領(lǐng)域的技術(shù)發(fā)展所需的材料和設(shè)計(jì)結(jié)構(gòu)，并逐步解決可靠性問題。如果以此為基礎(chǔ)，并取得創(chuàng)新，將來有可能實(shí)現(xiàn) 10nm 以下的 DRAM 工藝和堆疊 600 層以上的 NAND。”
3D NAND 未來將達(dá)到 600 層以上
歷史的經(jīng)驗(yàn)早已證明，3D NAND 無論是在性能還是在可拓展方面，都是一種非常高效的體系結(jié)構(gòu)，因此，SK 海力士將在未來幾年繼續(xù)使用它。早在 2020 年 12 月，SK 海力士就推出了具有 1.6Gbps 接口的 176 層 3D NAND 存儲器，且已經(jīng)開始和 SSD 控制器制造商一起開發(fā) 512GB 的 176 層存儲芯片，預(yù)計(jì)在 2022 年會基于新型 3D NAND 存儲器進(jìn)行驅(qū)動。
就在幾年前，該公司認(rèn)為可以將 3D NAND 擴(kuò)展到 500 層左右，但是現(xiàn)在它已經(jīng)有信心可以在不久的將來將其擴(kuò)展到 600 層以上。隨著層數(shù)的增加，SK 海力士以及其他 3D NAND 生產(chǎn)商不得不讓每一層變得更薄，NAND 單元更小，并引入新的電介質(zhì)材料來保持均勻電荷，從而保持可靠性。
SK 海力士已經(jīng)是原子層沉積領(lǐng)域的領(lǐng)導(dǎo)者之一，因此其下一個(gè)目標(biāo)是實(shí)現(xiàn)高深寬比(A/R)接觸(HARC)刻蝕技術(shù)。同樣，對于 600 層以上的 3D NAND，可能還需要學(xué)會如何將多層晶圓堆疊起來。
行業(yè)何時(shí)才能有 600 層以上的 3D NAND 設(shè)備以及如此驚人的層數(shù)將帶來的多大的容量，SK 海力士沒有給出具體預(yù)測，不過該公司僅憑借 176 層技術(shù)就已經(jīng)著眼于 1TB 的產(chǎn)品，因此 600 層以上的產(chǎn)品容量將是巨大的。
DRAM 的未來：EUV 低于 10nm
與美光科技不同，SK 海力士認(rèn)為采用 EUV 光刻技術(shù)是保持 DRAM 性能不斷提高，同時(shí)提高存儲芯片容量、控制功耗最直接的方法。借助 DDR5，該公司不得不推出容量超過 16GB 的存儲設(shè)備，數(shù)據(jù)傳輸速率可達(dá) 6400GT/s，這些存儲設(shè)備將堆疊在一起以構(gòu)建大容量的 DRAM。
由于未來的存儲器產(chǎn)品必須滿足高性能、高容量以及低功耗等要求，因此先進(jìn)的制造技術(shù)變得更加重要。為了成功實(shí)施 EUV 技術(shù)，SK 海力士正在開發(fā)用于穩(wěn)定 EUV 圖案和缺陷管理的新材料和光刻膠。另外，該公司正在尋求新的電池結(jié)構(gòu)，同時(shí)通過使用由高介電常數(shù)材料制成更薄的的電介質(zhì)來保持其電容。
值得注意的是，SK 海力士現(xiàn)在也在尋找減少 “用于互連的金屬”電阻的方法，這表明 DRAM 晶體管的尺寸已經(jīng)變得非常小，以至于其觸點(diǎn)將成為瓶頸。借助 EUV，晶體管將縮小尺寸，提升性能并降低功耗，接觸電阻將成為 10nm 以下的瓶頸。不同的芯片生廠商用不同的方式來解決這一問題：英特爾決定使用鈷代替鎢，而臺積電和三星則選擇了選擇性鎢沉積工藝。SK 海力士未詳細(xì)說明其抗接觸電阻的方法，只是表明正在尋求下一代電極和絕緣材料并引入新工藝。
融合處理和內(nèi)存的近內(nèi)存處理
除了使 DRAM 速度更快并提高容量外，SK 海力士還期待融合內(nèi)存和處理技術(shù)。如今，用于超級計(jì)算機(jī)的尖端處理器使用通過插入器連接到它們的高帶寬(HBM)，SK 海力士將此概念稱之為 PNM(近內(nèi)存處理)，并斷言下一步將是處理器和內(nèi)存存在于單個(gè)封裝中的 PIM(內(nèi)存中處理)，而該公司最終將尋找 CIM(內(nèi)存中計(jì)算)，將 CPU 和內(nèi)存集成到一起。
SK 海力士的 CIM 在很大程度上與今年 2 月推出的三星 PIM(內(nèi)存處理)概念相似，并可能滿足 HJEDEC 定義的工業(yè)標(biāo)準(zhǔn)。三星的 HBM- PIM 將以 300MHz 運(yùn)行的 32 個(gè)支持 FP16 的可編程計(jì)算單元(PCU)嵌入到 4GB 內(nèi)存裸片中?？梢允褂贸Ｒ?guī)存儲命令控制 PCU，并執(zhí)行一些基本計(jì)算。三星聲稱其 HBM-PIM 內(nèi)存已經(jīng)在領(lǐng)先的 AI 解決方案提供商的 AI 加速器中進(jìn)行了試驗(yàn)，該技術(shù)可以使用 DRAM 制造工藝制造，對于不需要高精度但可以從數(shù)量眾多的簡化內(nèi)核中受益的 AI 和其他工作負(fù)載意義重大。
目前尚不清楚 SK 海力士是否將根據(jù)三星提出的即將發(fā)布的 JEDEC 標(biāo)準(zhǔn)實(shí)施 CIM，或者采用專有技術(shù)，但可以確定的是，全球最大的 DRAM 制造商對融合的存儲器和邏輯設(shè)備都抱有相似的愿景。
邏輯和內(nèi)存的融合對于利基應(yīng)用非常有意義，同時(shí)，還有更多常見的應(yīng)用程序可以從內(nèi)存，存儲和處理器更緊密的集成中受益。為此，SK 海力士正在開發(fā)緊密集成異構(gòu)計(jì)算互連封裝技術(shù)，這些封裝包含處理 IP、DRAM、NAND、微機(jī)電系統(tǒng)(MEMS)、射頻識別(RFID)和各種傳感器。不過，該公司尚未提供許多詳細(xì)信息。
