我們現(xiàn)在使用的半導體大部分是硅基電路，問世已經(jīng)60年了，多年來都是按照摩爾定律2年一次微縮的規(guī)律發(fā)展，但它終究是有極限的。臺積電在突破5nm、3nm及未來的2nm之后，下一步就要進軍1nm工藝了。
根據(jù)臺積電的規(guī)劃，今年會量產(chǎn)5nm工藝，2022年則會量產(chǎn)3nm工藝，2nm工藝已經(jīng)在研發(fā)中了，預計會在2024年問世。
2nm之后呢?臺積電在日前的股東大會上也表態(tài)，正在研究2nm以下的工藝，正在一步步逼近1nm工藝。
1nm工藝不僅僅是這個數(shù)字看上重要，它還有更深的含義——1nm級別的工藝有可能是硅基半導體的終結(jié)，再往下走就需要換材料了，比如納米片、碳納米管等等，2017年IBM領(lǐng)銜的科研團隊就成功使用碳納米管制造出了1nm晶體管。
硅基半導體工藝的極限其實一直在突破，之前的說法中，10nm、7nm、5nm、3nm甚至2nm都被當做過硅基工藝的極限，現(xiàn)在來看還是一步步被突破了，如果不考慮臺積電、三星在工藝命名上的營銷套路的話。
在2019年的Hotchips會議上，臺積電研發(fā)負責人、技術(shù)研究副總經(jīng)理黃漢森(Philip Wong)在演講中就談到過半導體工藝極限的問題，他認為到了2050年，晶體管來到氫原子尺度，即0.1nm。
關(guān)于未來的技術(shù)路線，黃漢森認為像碳納米管(1.2nm尺度)、二維層狀材料等可以將晶體管變得更快、更迷你;同時，相變內(nèi)存(PRAM)、旋轉(zhuǎn)力矩轉(zhuǎn)移隨機存取內(nèi)存(STT-RAM)等會直接和處理器封裝在一起，縮小體積，加快數(shù)據(jù)傳遞速度;此外還有3D堆疊封裝技術(shù)。
