PCIe 4.0還在普及階段，PCIe 5.0尚未到來，PCIe 6.0標(biāo)準(zhǔn)規(guī)范還沒完成，廠商們就已經(jīng)迫不及待出方案了。
Synopsys(新思科技)宣布，推出全球首個(gè)完整的PCIe 6.0 IP方案，包括控制器、PHY物理層、驗(yàn)證IP，可供PCIe 6.0 SoC設(shè)計(jì)早期開發(fā)之用。
它基于Synopsys廣受好評(píng)的DesignWare IP PCIe 5.0方案，完整支持PCIe 6.0標(biāo)準(zhǔn)特性，包括64GT/s PAM-4信號(hào)調(diào)制、FLIT模式、L0p低功耗模式等等，可滿足HPC高性能計(jì)算、AI、存儲(chǔ)SoC等應(yīng)用領(lǐng)域?qū)τ谘舆t、帶寬、能效的各種需求。
為了實(shí)現(xiàn)吞吐量的最大化、延遲的最小化，Synopsys PCIe 6.0控制器采用了“MultiStream”(多流)架構(gòu)，性能可達(dá)單流架構(gòu)的最高2倍，并且還有1024-bit寬度架構(gòu)，可以在關(guān)閉1GHz時(shí)序的同時(shí)，達(dá)到64GT/s x16的高帶寬，還優(yōu)化了多數(shù)據(jù)源、多虛擬通道環(huán)境。
此外，新方案使用了獨(dú)特的自適應(yīng)DSP算法，支持早期SoC開發(fā)，優(yōu)化模擬和數(shù)字均衡，無論何種通道下都能獲得最佳能效，并且基于專利診斷功能，可確保幾乎零宕機(jī)時(shí)間。
值得一提的是，PHY物理層還使用了先進(jìn)的5nm工藝，搭配獨(dú)特的模擬和DSP技術(shù)，可將功耗降低20%。
Synopsys PCIe 6.0 IP方案中的驗(yàn)證IP現(xiàn)已可用，控制器、PHY物理層計(jì)劃在今年第三季度提供早期試用。
PCIe 6.0標(biāo)準(zhǔn)規(guī)范目前還在制定中，計(jì)劃在今年正式發(fā)布，按照傳統(tǒng)繼續(xù)讓I/O帶寬翻番達(dá)到64GT/s，應(yīng)用到實(shí)際中，PCIe 6.0 x1單向?qū)嶋H帶寬8GB/s，PCIe 6.0 x16單向帶寬128GB/s、雙向帶寬256GB/s。
PCIe 6.0將延續(xù)PCIe 3.0時(shí)代引入的128b/130b編碼方式，但加入全新的脈沖幅度調(diào)制PAM4，取代PCIe 5.0 NRZ，可以在單個(gè)通道、同樣時(shí)間內(nèi)封包更多數(shù)據(jù)，以及低延遲前向糾錯(cuò)(FEC)和相關(guān)機(jī)制，以改進(jìn)帶寬效率。
